在这一点上，阅读博客和经过学习材料，您可能会意识到有很多FPGA代码。它不像C，也不像Java，它是什么?
在学习FPGA设计时，有两种语言可供选择，Verilog或VHDL。它们被称为hdl，或硬件设计语言。与C语言不同的是，hdl定义了你想让电路做什么，而hdl定义了需要如何配置硬件。现在还没有那么清楚，因为你可以用HDL从行为或结构上编码，但这是主要思想。
如果你想要编程fpga，你会用哪一种?
我用Verilog，但那只是因为那是我被教导的。这两种语言非常接近，所以一旦你学会了一种，学习另一种并不难。因此，选择一门课程作为第一门课程并不是什么大的决定。但是如果您关心它，一般的共识是先学习VHDL再学习Verilog要容易得多，因为VHDL是比较难学的语言。但是，如果您已经学习了Verilog，我不会太气馁。
他们还说学C更容易，然后是c++，然后是Java，但我用的是相反的顺序，学起来还不错。另一个需要考虑的问题是，在国防以外的大多数行业中，使用Verilog更为常见，因此如果您知道自己想从事哪个行业，那么您可以了解他们使用的行业。
语言的使用差异和语言的差异源于其创造的历史。VHDL是作为描述语言编写的，而Verilog是作为硬件建模语言编写的。因此，VHDL是一种强类型的、冗长的、确定性的语言。Verilog的特性与之相反，它看起来类似于C代码，这就是为什么它通常更容易学习。
下面是两种语言的一个例子。
尽管对于较小的示例来说，VHDL和Verilog看起来有点相似，但它们遵循完全不同的原理(正如您所说的)。这就是为什么在他们之间转换如此困难。一旦您理解了一种语言，就意味着您熟悉它的基本原理，并遵循它的隐喻和设计策略。然后，当您进行更改时，您希望将这些应用到新语言中—但它将失败。所以这意味着忘记，重新开始。
OTOH，掌握这两种语言可能意味着你在这两种语言上都变得更好，因为你开始在Verilog中应用VHDL的优点(反之亦然)。