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你听说过fpga，知道你需要下载Vivado，所以你找到了一个关于如何安装Vivado的伟大指南，启动它，得到了你需要的额外文件，现在怎么办?如果这听起来比你愿意承认的更熟悉，那么你来对地方了。在接下来的几天里，我们将通过一系列的文章来帮助你建立和运行一个新的Vivado项目，包括:可以在这里)，首先在Vivado中设置一个Verilog项目(您正在阅读的文章!)，对我们的Verilog项目和XDC文件进行更改，使其在我们的FPGA上工作，最后生成我们将用于对FPGA编程的位流。让我们开始吧!
虽然我们可以简单地编写一个FPGA程序并配置我们的电路板，然后继续下一个程序，fpga已经够复杂了这是一个好主意，添加一些预先制作的板文件，以帮助平滑的编程过程。我将使用Digilent的艺术在本系列教程的整个过程中，Verilog是我选择的FPGA编程语言，以及Xilinx的Vivado设计套件的2016.4 WebPACK版本。
让我们继续创建一个新的Vivado项目。为此，打开Vivado应用程序，并单击位于左上角的“创建新项目”按钮，然后在下一个屏幕上单击“下一步”，以确认我们确实想要创建一个新项目。
然后，我们将能够命名我们的项目，并选择我们希望Vivado保存和一般存储我们的计算机上的项目的位置。这里需要注意的是，我们的Vivado项目的名称以及存储Vivado项目的文件路径都不能有任何空格，否则当Vivado试图创建一个项目时，您就会遇到一些问题。选择好名称和文件位置后，单击“Next”，然后在下一个选项中选择创建RTL项目(第一个选项)，不选中“Do not spot specify sources at this time”。
在下一页中，选择“创建文件”，这样我们现在就可以创建自己的源文件，而不必在以后手动创建它。将弹出一个“创建源文件”窗口，在这里我们可以选择我们的Verilog文件类型(对于本教程)和我们的Verilog源文件的名称。这些源文件的典型名称是“top”，它们将成为运行程序的主文件。V”表示该文件运行(并调用)与该文件有关的所有内容。一旦你完成了，点击“确定”，然后点击“下一步”。
继续并点击页面上的“下一步”询问IP核，因为我们没有任何为本教程添加。在下一页添加约束，我们将选择“添加文件”;我们正在寻找的文件是我们添加在前一教程．一旦您找到并选择了这个文件，请确保选中了“将约束文件复制到项目中”复选框，这样当我们在本系列教程的后面更改原始文件时，它不会被更改。单击“下一步”。
现在我们需要选择我们正在使用的FPGA;我们有两种不同的方法来解决这个问题。我们可以手动搜索部件(您可以在Digilent FPGA板上找到FPGA部件，通过查看页面右侧“文档”部分下面各自的资源中心)。或者，如果你点击“董事会”按钮，你已经添加在董事会文件为各自的董事会(就像我做的火炮板在前面的教程)，当你选择blog.digilentinc.com作为供应商时，你可以很容易地在列表中找到你的板。
在选择FPGA板后单击“Next”，我们将看到即将创建的新项目的最终确认屏幕。如果您对总结感到满意，请继续并选择“Finish”。
太棒了!我们已经完成了项目的初始设置，现在就可以编辑Verilog模块和XDC文件以满足项目的需要了。请继续关注下一篇文章在本系列教程中!另外看看我们的维基有关这个项目的更多资源。
