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Hi, I have recently bought the Genesys Zu 5EV and i have some problems with the tutorial "Getting Started with Vivado and Vitis for Baremetal Software Projects" //www.knowreader.com/reference/programmable-logic/guides/getting-started-对于IPI，我试图逐步重现所有点，但是我有一些错误，我想知道指南上是否有一些问题或版本。这是我遵循的所有步骤以及我遇到的问题/错误：在“在块设计中添加zynq ultrascale+处理器”步骤中的vivado一部分，其中一部分说“项目的需求可能需要您更改某些内容ps。的默认设置要编辑其设置，请双击它以打开配置向导。”当他们建议添加第二个时钟时，看起来不是必需的，如果我添加它，则我之后会出现一个错误，即在哪里连接此PIN。为了解决此问题，我已经删除了此时钟（我认为不需要在此处拥有第二个时钟）。然后，我还避免了“在您的块设计中添加Concat IP，并将其手动连接到PL_PS_IRQ0端口”的一部分。在步骤“将gpio外围设备添加到块设计”的一部分AXI_GPIO_BUTTONS的一部分，首先，我添加XDC文件genesys-Zu-5ev-d-master.xdc，以进行指南中的相反，它说“ _按钮接口到“ btn_tri_io [＃]＃]”，其中＃是一个小数号，从零计数。完成后，保存文件_。”。但是，genesys-Zu-5ev-d-master.xdc上的按钮在2到6开始，我按照指南中的建议重新命名该文件，但是指南说：“特别是，GPIO接口的宽度必须匹配板上可用的按钮数量。”如果我在Genesys Zu板上没有错，有7个按钮不是5（BTN0，BTN1，BTNL，BTNL，BTNR，BTNU，BTNU，BTND，BTNC），但是XDC文件仅定义5，这是正确的吗？ In step Edit the Address Map Here the values are different that the ones of the guide, but i have checked that there is no Assigning an segment to address 0 to avoid errors as explained in the guide. is this correct? In step "Validate a Block Design" it shows an error in the pin saxihpc0_fdp_aclk Following the figures of the guide (even if they are not the same for the zynq ultrascate), I have connected the pin that produce the error (_saxishpc0_fdp_aclk_) to the pin _pl_clk0_ (clock) pin. Sfter that the validation is ok, is this correct? The validation now is ok, but it shows the following warning messages Vitis part In the "Create a New Application Project" When i have to select the Aplication project details. Which Processor should i use? In the guide the picture is different. Is it correct to use the first one _psu_cortexa53_0_ ? As suggested in the guide " Change the BTN_MASK and LED_MASK macros so that they contain a number of '1's equal to the number of buttons and leds connected to the GPIO peripherals in the hardware design." Here i assume is 5 for buttons and 4 for leds as i did it in the vivado part is this correct? how do i know the buttons and leds connected to the GPIO peripherals in the hardware design ? In the step "Launch a Vitis Baremetal Software Application" When i try to make _Run as → 1 Launch on Hardware (Single Application Debug)._ It pops up an error window. If i run with the option " Launch on emulator" looks like is working, but i do not knw how to test the buttons and leds there. Many thanks, log_build_vivado_project.txt

嗨，我正在尝试按照此处描述的genesys Zu-5ev董事会遵循HDMI：https：//www.knowreader.com/reference/programmable-logic/genesys-genesys-zu/demos/demos/hdmi?redirect=1我有和错误“启动Vitis Baremetal软件应用程序”它看起来像是“/”和“ \”的路径问题，我想这也与演示中的Makefiles在5EV_BOOT和5EV_HDMI_DEMO_SYSTEM中使用。我的计算机中显然没有一行：xpfm_path = c：/users/bvanca/downloads/zybo-z7-20-hdmi-2020.1-1-1/hw/genesys-zu/genesys-zu/sw/ws/5ev_hw_hw_hw_pf/export/5ev_hw_hw_hw_hw_hw_hw_pf_hw_hw_pf_pf_pf_pf_pf_pf_pf_pf_pf/5ev_hw_pf.xpfm我试图更改此路径，但是我在演示文件夹中没有罚款此文件。我也改变了lscript.ld的路径，因为我意识到这也是错误的，在清洁和构建后，我仍然有错误，但是这次几乎没有信息。在我试图运行应用程序之后，制作文件中似乎仍然存在错误，并且在TERA中收到以下消息，任何关于如何更改Make Files的想法？它应该直接在Genesys Zu-5ev董事会中工作吗？非常感谢维克多

您好，我有Genesys Zu -3EG Rev B董事会，并希望将其与最新的Xilinx工具一起使用-Vivado/Vitis 2021.1。我想开始的Hello World演示的GIT存储库显然是最新的Rev。Xilinx工具的董事会和2020.1版。我在哪里可以找到董事会R牧师的Hello World Git回购，以及最新的Xilinx工具Vivado/Vitis 2021.1使用它的迁移路径是什么？提前致谢！

您好，根据Genesyszu-3EG的图像，我可以看到HDMI TX和RX接口。我可以根据原理图焊接TX和RX HDMI端口吗？我可以得到Digilent的支持吗？是否有建立的电路连接或设计？由于不确定5EV何时发布，因此这种支持真的很有帮助。

我试图将Genesys Zu3板IP的ZMOD ADC1410 A/D转换器加载到我的Vivado Design（2019.2）中。但是，由于IP不支持Genesys董事会，因此无法将ADC1410控制器加载到Vivado 2019.2中。结果，我有一个不会加载的板IP的AXI接口板。Vivado IP是否有更新，以便广告板可以在Genesys Zu3上使用？

Genesys-ZU是否有Linux SD卡图像可以引导到Ubuntu？否则，是否有任何手册可以帮助构建图像？