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在块设计中添加Zynq Ultrascale处理器
Zynq Ultrascale+ MPSOC IP表示Zynq Ultrascale芯片的非FPGA组件，称为处理系统或PS。它必须用于希望将任何内容连接到处理器的块设计中，并配置PS侧外围设备，时钟和其他设置。
笔记：本节仅适用于带有Zynq Ultrascale+芯片的板。
在框图窗格的工具栏中，单击添加IP按钮 （
）。
在弹出窗口中，搜索并双击Zynq Ultrascale+ MPSOC。
点击运行块自动化在设计协助横幅（绿色吧台）中。
在弹出的对话框中确保应用板预设被检查。这将将预设配置从板文件应用于IP，从而节省了很多时间，并防止了完全手动进行配置的潜在问题。点击好的接着说。
项目的需求可能需要您更改PS的某些默认设置。要编辑其设置，请双击它以打开配置向导。
下面突出显示了两种具体案例：
PS可以生成多个时钟，然后提供给FPGA织物。这些时钟称为PL时钟，可以在时钟配置MPSOC配置向导的选项卡。他们位于低功率域时钟→PL织物时钟下拉菜。可以使用复选框启用（或禁用），可以更改用于驱动时钟的硬件源，并且可以修改频率。
Digilent Zynq Ultrascale板的板文件默认情况下启用了至少一个低功率域PL时钟，该文件旨在与连接到MPSOC的M_AXI_HPM0_LPD端口的外围使用。
某些设计可能需要在设计中添加其他特定频率的时钟。在这些情况下，启用第二个时钟并指定所需频率，如右图所示。
笔记：本节始终可以返回到稍后，因为在构建硬件之前，可以在任何时间执行添加额外时钟。
Ultrascale设备还可以使用FPGA织物中生成的中断来触发处理系统中的中断。与中断相关的设置可以在配置向导的中更改PS-PL配置标签。这些中断可以使用IRQ0端口，可以在一般的→中断→PL到PS下拉菜。要启用此端口，应将IRQ0下拉列表设置为“ 1”。
虽然可以通过单击和拖动从一个端口到另一个端口直接连接中断到PL_PS_IRQ0（IRQ0）端口，但某些设计可能需要多个中断源。在这些情况下，添加一个concatIP到您的块设计，然后手动将其连接到PL_PS_IRQ0端口。可以通过其配置向导添加其他输入端口（通过双击IP打开）。
